tsmc 첫 GAA 공정 2nm 초기 수율 무려 60%! (인텔 18A 10%...) 그런데 인텔 전 CEO 팻 겔싱어가 비판한 이유 | 수율 계산하는 진짜 방법

2025년 양산 목표인 tsmc 2나노 공정의 초기 생산 테스트 수율이 60%라는 놀라운 결과가 대만 자유시보를 통해 전해졌는데요. 인텔 18A의 수율이 10% 미만, 삼성 파운드리 3나노 2세대가 20% 수준이라고 루머가 돌고 있는 상황에서, FinFET 대신 최초로 Gate-All-Around 구조를 채택한 tsmc 2nm의 수율이 60%라 놀라움을 사고 있습니다. 애플, AMD, NVIDIA, Mediatek 등 수많은 기업들이 관심을 보이는 상황에서 얼마 전 인텔 퇴임했던 전 CEO 팻 겔 싱어는 SNS를 통해 수율을 %로 이야기하는 건 잘못된 게 많다는 의견을 주었는데요. 칩 크기와 Defect Density에 따라 달라지는 수율의 계산 방법에 대해 정리하면서 팻 겔싱어의 생각과 tsmc의 웅장한 기술력에 대해 살펴보았습니다.
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Edited by 이진이

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